半导体大厂万亿晶体管技术路线曝光，1nm芯片2030年完成？

在近日举办的IEEE国际电子元件会议（IEDM）上，台积电分享了一个包含1万亿晶体管的芯片封装路线。据悉，这或成为行业2030年以后发展的一个主流趋势。

图片来源：台积电

按照上图所示，台积电2023年正在推进3nm级别的N3系列工艺，下一步就是在2025-2027年间铺开2nm级别的N2系列工艺N2、N2P等，将在单颗芯片内集成超过1000亿个晶体管，单个封装内则能做到超过5000亿个。后续便是2027年的1.4nm级A14以及2030年完成的1nm级A10制造工艺。

据悉1nm A10工艺节点将在单颗芯片内集成超过2000亿个晶体管，单个封装内则超过1万亿个，相比N2工艺翻一倍。值得注意的是，Intel此前也表示，2030年要做到单个封装1万亿个晶体管。

业界情况看，目前最复杂的单芯片是NVIDIA GH100，晶体管达800亿个。多芯片封装方面处于领先地位的是各种GPU计算芯片，Intel Ponte Vecchio GPU Max超过1000亿个晶体管，AMD Instinct MI300A、MI300X分别有1460亿个、1530亿个晶体管。

一直以来，摩尔定律的进步始终驱动着半导体行业的发展，但近年来，受限于材料本身的物理特性，制造设备和工艺、架构的瓶颈，摩尔定律的适用性不断受到质疑。当代在人工智能、大数据、新能源汽车等需求推动下，市场对于高性能芯片需求更为迫切。台积电表示，将能够在未来五到六年内在性能、功耗和晶体管密度方面提升其生产节点，会陆续推出2nm、1.4nm和1nm节点。

据台积电称，这种趋势将持续下去，几年后，我们将看到由超过1万亿个晶体管组成的多芯片解决方案。但与此同时，单片芯片将继续变得复杂，根据台积电在IEDM上的演讲，我们将看到拥有多达2000亿个晶体管的单片处理器。台积电及其客户必须同步开发逻辑技术和封装技术，前者为后者提供密度改进，这就是台积电将生产节点的演变和封装技术都包含在同一张幻灯片上的原因。